Сучасні розробники зіткнулися з проблемою: зменшувати деталі чипів (транзистори) фізично вже немає куди — якщо зробити їх меншими за 1 нанометр, вони просто перестануть стабільно працювати. Тому IBM пішла не шляхом зменшення, а шляхом нового тривимірного компонування.
Читайте также: Розробник створив сервіс mova.today, який аналізує зростання частки пошукових запитів в Google українською мовою
Замість того, щоб розміщувати транзистори на площині поруч один з одним, нова архітектура «наностек» зсуває їх у шаховому порядку і вибудовує вертикально (один над одним). Це дозволяє вмістити шалену кількість елементів на тій самій площі.
Найменша «цеглинка» цієї архітектури — це два транзистори, які поставлені один на одного і міцно з’єднані.
Кожен із цих двох транзисторів складається з трьох надтонких горизонтальних шарів — наносторінок. Товщина кожної такої сторінки всього 5 нанометрів (це мізерна відстань, що дорівнює приблизно 15 рядам атомів кремнію), а проміжок між ними складає близько 9 нанометрів.
Хоча фізично деталі чипа не стали меншими за 1 нанометр, завдяки такій щільній архітектурі IBM вдалося «упакувати» майже 100 млрд транзисторів у процесор розміром із людський ніготь. Це дало такий потужний приріст швидкості та енергоефективності для ШІ-дата-центрів, якого теоретики очікували б лише від уявного «субнанометрового» чипа. Звідси й маркетингова назва техпроцесу — «7 ангстрем» (або 0,7 нм), хоча до реальних фізичних розмірів вона стосунку не має.
Читайте также: Теорія шкіряних мішків і сенсу життя
Архітектура «наностек» може забезпечити на 50% вищу обчислювальну потужність або на 70% більшу енергоефективність порівнянно з попереднім поколінням 2-нанометрових чипів компанії.
Крім того, архітектура «наностек» дозволяє на 40% покращити масштабування статичної пам’яті з довільним доступом (SRAM). Пам’ять SRAM забезпечує швидкі, але енергомісткі операції читання та запису, які є критично важливими для багатьох застосунків у сфері штучного інтелекту.
Таке покращення пам’яті стало можливим завдяки конструкції зі зсунутими (шаховими) каналами для бітових комірок SRAM. Ці комірки є елементами зберігання пам’яті, кожен з яких складається з шести транзисторів; така архітектура зменшує загальну висоту комірки на 40% і дозволяє «втиснути» більше пам’яті SRAM на тій самій площі чипа.
Це, ймовірно, стане чудовою новиною для розробників мікросхем, які прагнуть забезпечити підтримку ШІ-навантажень, зважаючи на те, як різко сповільнилося масштабування SRAM в останніх поколіннях технологій чипів.
Читайте также: «Нова пошта» запустила нічну доставку до поштоматів у 5 містах України